zFIFO - an AXI DMA driver for Zynq and ZynqMP
性能チューニング†
クロック周波数の調整†
ZynqMP では、PS から供給される PL のクロックが fclk ドライバによって制御されており、sysfs から変更することができます。たとえば、
$ echo 200000000 | sudo tee /sys/devices/platform/fclk0/set_rate
$ cat /sys/devices/platform/fclk0/set_rate
187499999
のような感じです。この例では 200MHz にセットして、実際には 187MHz ですが、これは PS の PLL の事情などもありますので、必ずしも希望したクロック周波数ぴったりになるとは限らないためです。周波数の調整は、PL の回路がアイドル状態ならいつ行っても大丈夫なようですが、気になる場合はリセットできるような仕掛けを用意しておいたり、周波数変更後に JTAG から書き込み直したりするといいかもしれません。
AXI Stream バンド幅の変更†
PS の Slave AXI インタフェイスは ZynqMP では 128bit, Zynq-7000 では 64bit です。例題として配布している DMA loopback のデザインでは、ループバック用の FIFO のデータ幅が 32bit なので、ブロックデザインを開いて AXI DMA の Stream Data Width を 64bit や 128bit に変更すれば、理論上はより速い転送レートを得ることができます。このあたりは、下記の性能評価の結果なども参考にしつつ、実装するアプリケーションで使いやすいストリーム幅にするのがよいでしょう。
性能測定†
この図は以下のようなコードを用いて、Ultra96 (無印) で測定を行ったものです。往復のバンド幅ですから、片方向の場合はグラフの縦軸の値を2で割ることになります。ピークのバンド幅はおおよそ、
- 100MHz 32bit: 680MB/s
- 100MHz 64bit: 970MB/s
- 150MHz 32bit: 1050MB/s
- 150MHz 64bit: 1110MB/s
- 250MHz 64bit: 1350MB/s
となります。クロック周波数を上げてもあまり性能が伸びないのは、Linux カーネル内部での仮想メモリ操作に関わるオーバーヘッドが大きいからのようです。設計のご参考にどうぞ。